靜態(tài)存儲器SRAM是一款不需要刷新電路即能保存它內(nèi)部存儲數(shù)據(jù)的存儲器。在SRAM 存儲陣列的設(shè)計(jì)中，經(jīng)常會出現(xiàn)串?dāng)_問題發(fā)生。那么要如何減小如何減小SRAM讀寫操作時(shí)的串?dāng)_，以及提高SRAM的可靠性呢，下面由宇芯電子來簡單介紹。
 
設(shè)計(jì)結(jié)果與仿真分析
圖1為脈沖產(chǎn)生電路通過analog Environment的仿真波形圖。當(dāng)?shù)刂樊a(chǎn)生變化，由于信號經(jīng)過的延遲路徑長短不同而產(chǎn)生了脈沖，當(dāng)V1脈沖生成時(shí)，作為靈敏放大器輸入端電位平衡的控制信號，縮短了預(yù)充時(shí)間，大大提高了讀取速度。V2 作為位線預(yù)充電路的控制信號，避免了數(shù)據(jù)讀寫時(shí)發(fā)生錯(cuò)誤。V3和V4作為字線放電電路的控制信號，只有當(dāng)V3和V4同時(shí)為低電平時(shí)，字線放電。通過后仿真，我們看到在讀操作時(shí)，防串?dāng)_結(jié)構(gòu)布局的存儲器平均輸出時(shí)間比一般結(jié)構(gòu)的存儲器輸出時(shí)間短，可見在速度上，防串?dāng)_結(jié)構(gòu)布局的存儲器具有一定的優(yōu)勢。在性能方面，該結(jié)構(gòu)減小了SRAM讀寫操作時(shí)存儲陣列中單元之間的串?dāng)_，提高了可靠性。
     
在sram芯片存儲陣列的設(shè)計(jì)中，經(jīng)常會出現(xiàn)串?dāng)_問題發(fā)生，只需要利用行地址的變化來生成充電脈沖的電路。仿真結(jié)果表明，該電路功能正確，性能優(yōu)良，減小了讀寫操作時(shí)存儲陣列中單元之間的串?dāng)_，與其它脈沖電路相比，該電路結(jié)構(gòu)簡單、緊湊，對于嵌入式SRAM 的發(fā)展具有極其重要的現(xiàn)實(shí)意義。
 

關(guān)鍵詞：SRAM  SRAM讀寫操作